Post-silicon Validation Procedure for a PWL ASIC Microprocessor Architecture
; Julian, Pedro Marcelo ; Agamennoni, Osvaldo Enrique Otros responsables
Fecha
07/2011
Editorial
Institute of Electrical and Electronics Engineers
Revista
IEEE Latin America Transactions
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ISSN
1548-0992
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Idioma
Inglés
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Resumen
In this paper, we present the environment set for validation and testing a particular ASIC that implements a piecewise linear (PWL) architecture. Description for a package debug propose is included. Methodologies for power consumption and maximum operation frequency estimation, based on laboratory measurements, are described.
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Identificadores
Lifschitz, Omar D.; Rodriguez, Juan Agustin; Julian, Pedro Marcelo; Agamennoni, Osvaldo Enrique; Post-silicon Validation Procedure for a PWL ASIC Microprocessor Architecture; Institute of Electrical and Electronics Engineers; IEEE Latin America Transactions; 9; 4; 7-2011; 492-497
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