Automatic generation of VHDL code for a railway interlocking system

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dc.conicet.fuenteindividual
dc.conicet.organizacionConsejo Nacional de Investigaciones Científicas y Técnicas
dc.conicet.organizacionUniversidad de Buenos Aires. Facultad de Ingeniería
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dc.conicet.organizacionUniversidad de Buenos Aires. Facultad de Ingeniería
dc.conicet.organizacionUniversidad Tecnológica Nacional
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dc.conicet.organizacionUniversidad de Buenos Aires. Facultad de Ingeniería
dc.conicet.paisOrganizacionArgentina
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dc.conicet.produccionid10122230
dc.contributor.authorMenéndez, Martín Nicolás
dc.contributor.authorGermino, Santiago
dc.contributor.authorLarosa, Facundo S.
dc.contributor.authorLutenberg, Ariel
dc.date.accessioned2022-05-19T16:37:39Z
dc.date.available2022-05-19T16:37:39Z
dc.date.issued2021-01
dc.date.updated2022-05-09T19:54:30Z
dc.description.abstractThis article introduces a novel technique to automatically analyse a railway network geographical representation and produce a suitable FPGA railway interlocking system by generating its VHDL hardware description. This approach accelerates the design, implementation and testing phases on different topologies. We review the automated tools developed - which are part of a comprehensive workflow - and present the results for topologies of varying complexities.es
dc.description.filFil: Menéndez, Martín Nicolás. Consejo Nacional de Investigaciones Científicas y Técnicas; Argentina. Universidad de Buenos Aires. Facultad de Ingeniería; Argentina
dc.description.filFil: Germino, Santiago. Consejo Nacional de Investigaciones Científicas y Técnicas; Argentina. Universidad de Buenos Aires. Facultad de Ingeniería; Argentina
dc.description.filFil: Larosa, Facundo S.. Universidad Tecnológica Nacional; Argentina
dc.description.filFil: Lutenberg, Ariel. Consejo Nacional de Investigaciones Científicas y Técnicas; Argentina. Universidad de Buenos Aires. Facultad de Ingeniería; Argentina
dc.formatapplication/pdfes
dc.identifier.citationMenéndez, Martín Nicolás; Germino, Santiago; Larosa, Facundo S.; Lutenberg, Ariel; Automatic generation of VHDL code for a railway interlocking system; Inderscience Enterprises; International Journal of Embedded Systems; 14; 6; 1-2021; 544-552es
dc.identifier.eissn1741-1076es
dc.identifier.institucionalCONICET
dc.identifier.issn1741-1068es
dc.identifier.repoCONICET Digital
dc.identifier.urihttp://hdl.handle.net/11336/157831
dc.journal.ciudadGinebraes
dc.journal.number6es
dc.journal.pagination544-552es
dc.journal.paisSuizaes
dc.journal.titleInternational Journal of Embedded Systemses
dc.journal.volume14es
dc.language.isoenges
dc.publisherInderscience Enterpriseses
dc.relation.alternativeidinfo:eu-repo/semantics/altIdentifier/doi/http://dx.doi.org/10.1504/IJES.2021.121088
dc.relation.alternativeidinfo:eu-repo/semantics/altIdentifier/url/https://www.inderscienceonline.com/doi/abs/10.1504/IJES.2021.121088
dc.rightsinfo:eu-repo/semantics/restrictedAccess*
dc.rights.urihttps://creativecommons.org/licenses/by-nc-sa/2.5/ar/*
dc.subjectACGes
dc.subjectAUTOMATIC CODE GENERATIONes
dc.subjectFPGAes
dc.subjectGRAPH NETWORKSes
dc.subjectRAILWAY INTERLOCKING SYSTEMes
dc.subjectVHDLes
dc.subject.classificationSistemas de Automatización y Controles
dc.subject.classificationIngeniería Eléctrica, Ingeniería Electrónica e Ingeniería de la Informaciónes
dc.subject.classificationINGENIERÍAS Y TECNOLOGÍASes
dc.titleAutomatic generation of VHDL code for a railway interlocking systemes
dc.typeinfo:eu-repo/semantics/article
dc.typeinfo:ar-repo/semantics/artículo
dc.typeinfo:eu-repo/semantics/publishedVersion

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