Evento
Design and evaluation of an All-Digital programmable delay Line in 130-nm CMOS
Tipo del evento:
Congreso
Nombre del evento:
XVIII Reunión de trabajo en Procesamiento de la Información y Control
Fecha del evento:
18/09/2019
Institución Organizadora:
Universidad Nacional del Sur;
Título del Libro:
XVIII Reunión de trabajo en Procesamiento de la Información y Control
Editorial:
Universidad Nacional del Sur
ISBN:
978-987-1648-44-3
Idioma:
Inglés
Clasificación temática:
Resumen
Programmable delay lines are often used to provide precise transition timing control in very-large-scale integration (VLSI) systems. In this work, a digitally controlled delay line that achieves a resolution step of 340 ps and a maximum delay of 50 ns is proposed. The delay element has a linear delay characteristic and calibration capabilities in a range of 20% using a mixed model of current starving and load switching strategy. Experimental results of the circuit implementation in a 130-nm CMOS process are presented.
Palabras clave:
DELAY-LINE
,
CMOS INTEGRATED CIRCUITS
,
HIGH-RESOLUTION
,
PROGRAMMABLE DELAY
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Citación
Design and evaluation of an All-Digital programmable delay Line in 130-nm CMOS; XVIII Reunión de trabajo en Procesamiento de la Información y Control; Bahía Blanca; Argentina; 2019; 407-412
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