Implementación en FPGA de algoritmo para análisis parasitario

Abstract

Un control parasitario eficiente permite reducir pérdidas significativas en la agroindustria. Los métodos actuales con los que se realiza este tipo de controles imponen costos y demoras. Por ello, se propone el desarrollo de un dispositivo portátil que automatice esta tarea. En este trabajo se presenta la implementación hardware de un algoritmo de conteo automático de huevos de parásitos utilizando síntesis de alto nivel. Los resultados demuestran la factibilidad de la implementación, con un 87% de precisión operando a una tasa de hasta de 65 frames por segundo y una ocupación de LUTs menor al 45%, considerando dos kits comerciales (PYNQ-Z1 y ULTRA96V2).

An efficient parasite control reduces significant losses in the agribusiness, but current methods involve costs and delays. Therefore, the development of a portable device to automates this task is proposed. This work presents a hardware implementation of an automatic parasite egg counting algorithm using high-level synthesis. The results demonstrate the feasibility of the implementation, with an 87% accuracy operating at a rate of up to 65 frames per second and an occupation of LUTs less than 45%, considering two commercial kits (PYNQ-Z1 and ULTRA96V2).