A PWL ASIC design for maximum throughput
; Agamennoni, Osvaldo Enrique Otros responsables
Fecha
2013
Editorial
Institute of Electrical and Electronics Engineers
Revista
Título del libro
Nombre del evento
7th Argentine School of Micro-Nanoelectronics, Technology and Applications
Fecha del evento
2013-08-15
Institución organizadora
Universidad Tecnológica Nacional
Institute of Electrical and Electronics Engineers
Institute of Electrical and Electronics Engineers
ISSN
eISSN
ISBN
978-9-8719-0744-1
Idioma
Inglés
Tipo del evento
Congreso
Clasificación temática
Palabras clave
Resumen
This paper presents the design of a digital architecture for a Simplicial piecewise linear (PWL) integrated circuit (IC). This design maximizes the IC throughput by using an enhanced pipeline architecture and taking advantage of the maximum memory device performance.
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