Mostrar el registro sencillo del ítem
dc.contributor.author
Reyes, Benjamín Tomás
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.contributor.author
Biolato, Laura María
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.contributor.author
Galetto, Agustin Carlos
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.contributor.author
Passetti, Leandro Daniel
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.contributor.author
Solis, Abel Fredy Paul
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.contributor.author
Hueda, Mario Rafael
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.date.available
2020-12-29T19:42:20Z
dc.date.issued
2019-06
dc.identifier.citation
Reyes, Benjamín Tomás; Biolato, Laura María; Galetto, Agustin Carlos; Passetti, Leandro Daniel; Solis, Abel Fredy Paul; et al.; An energy-efficient hierarchical architecture for time-interleaved SAR ADC; Institute of Electrical and Electronics Engineers; IEEE Transactions on Circuits and Systems I: Regular Papers; 66; 6; 6-2019; 2064-2076
dc.identifier.issn
1549-8328
dc.identifier.uri
http://hdl.handle.net/11336/121319
dc.description.abstract
An energy-efficient sampling architecture for time interleaved (TI) successive approximation register (SAR) analog-to-digital converters (ADCs) is proposed. The architecture avoids the use of sampling buffers in order to minimize the number of noise sources on the input signal path and to reduce the power consumption on the track-and-hold (TH) circuit. In addition, the noise optimization enables a size shrinking on the SAR ADC and, consequently, an extra power saving on the TI-ADC. This last optimization becomes particularly interesting in new CMOS technology nodes with high metal-capacitor matching. The tradeoffs of the typical hierarchical TI-ADC architecture are formulated and analyzed in comparison with this proposal. As an implementation example, an 8-bit 3.2-GS/s TI-ADC SAR is designed and fabricated in a 0.13- μm CMOS process. The implemented design uses four front sampling switches (phases), each one followed by eight asynchronous SAR ADCs. The design avoids all static current consumption across full input signal path up to digital output, pushing full TI-ADC efficiency to values similar to those achieved by the single SAR ADC unit. Measurements of the fabricated TI-ADC show 44.6-dB peak signal-to-noise-and-distortion ratio (7.12 effective number of bits) and 105-mW power consumption at 1.2 V.
dc.format
application/pdf
dc.language.iso
eng
dc.publisher
Institute of Electrical and Electronics Engineers
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.rights
info:eu-repo/semantics/restrictedAccess
dc.rights.uri
https://creativecommons.org/licenses/by-nc-sa/2.5/ar/
dc.subject
ASYNCHRONOUS SAR
dc.subject
CMOS
dc.subject
ENERGY-EFFICIENT SAMPLING
dc.subject
HIGH SPEED ADC
dc.subject
NON-BUFFERED T&H
dc.subject
TI-ADC
dc.subject.classification
Telecomunicaciones
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.subject.classification
Ingeniería Eléctrica, Ingeniería Electrónica e Ingeniería de la Información
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.subject.classification
INGENIERÍAS Y TECNOLOGÍAS
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.title
An energy-efficient hierarchical architecture for time-interleaved SAR ADC
dc.type
info:eu-repo/semantics/article
dc.type
info:ar-repo/semantics/artículo
dc.type
info:eu-repo/semantics/publishedVersion
dc.date.updated
2020-11-16T20:04:37Z
dc.journal.volume
66
dc.journal.number
6
dc.journal.pagination
2064-2076
dc.journal.pais
Estados Unidos
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.journal.ciudad
Nueva York
dc.description.fil
Fil: Reyes, Benjamín Tomás. Fundacion Fulgor; Argentina. Consejo Nacional de Investigaciones Científicas y Técnicas; Argentina
dc.description.fil
Fil: Biolato, Laura María. Fundacion Fulgor; Argentina
dc.description.fil
Fil: Galetto, Agustin Carlos. Fundacion Fulgor; Argentina
dc.description.fil
Fil: Passetti, Leandro Daniel. Fundacion Fulgor; Argentina
dc.description.fil
Fil: Solis, Abel Fredy Paul. Fundacion Fulgor; Argentina
dc.description.fil
Fil: Hueda, Mario Rafael. Consejo Nacional de Investigaciones Científicas y Técnicas. Centro Científico Tecnológico Conicet - Córdoba. Instituto de Estudios Avanzados en Ingeniería y Tecnología. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas Físicas y Naturales. Instituto de Estudios Avanzados en Ingeniería y Tecnología; Argentina
dc.journal.title
IEEE Transactions on Circuits and Systems I: Regular Papers
![Se ha confirmado la validez de este valor de autoridad por un usuario](/themes/CONICETDigital/images/authority_control/invisible.gif)
dc.relation.alternativeid
info:eu-repo/semantics/altIdentifier/url/https://ieeexplore.ieee.org/abstract/document/8676062
dc.relation.alternativeid
info:eu-repo/semantics/altIdentifier/doi/http://dx.doi.org/10.1109/TCSI.2019.2901795
Archivos asociados